PLLSAI1CFGR

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Interpret as PLLSAI1CFGR

PLLSAI1 configuration register

PLLSAI1M	Division factor for PLLSAI1 input clock
PLLSAI1N	SAI1PLL multiplication factor for VCO
PLLSAI1PEN	SAI1PLL PLLSAI1CLK output enable
PLLSAI1P	SAI1PLL division factor for PLLSAI1CLK (SAI1 or SAI2 clock)
PLLSAI1QEN	SAI1PLL PLLUSB2CLK output enable
PLLSAI1Q	SAI1PLL division factor for PLLUSB2CLK (48 MHz clock)
PLLSAI1REN	PLLSAI1 PLLADC1CLK output enable
PLLSAI1R	PLLSAI1 division factor for PLLADC1CLK (ADC clock)
PLLSAI1PDIV	PLLSAI1 division factor for PLLSAI1CLK

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